Cadence e TSMC sviluppano progetti FinFET da 7nm per piattaforme mobili e HPC

Cadence Design Systems annuncia una serie di importanti risultati nell’ambito della collaborazione stabilita con TSMC per lo sviluppo di progetti FinFET a 7nm per piattaforme mobili e di elaborazione ad alte prestazioni (HPC). Come risultato del lavoro congiunto, i tool digitali, di signoff e custom/analog di Cadence hanno ottenuto la certificazione Design Rule Manual (DRM) e SPICE per il processo TSMC da 7nm. Oltre a questo, è disponibile anche un nuovo PDK (process design kit) che permette ai clienti di ottenere potenza, prestazioni e area (PPA) ottimali.

Cadence ha anche apportato dei miglioramenti al suo Custom Design Reference Flow da 7 nm e al flusso di caratterizzazione di librerie. Questi potenziamenti dei tool di progettazione hanno consentito a Cadence di accelerare le consegne iniziali ai principali clienti dei suoi core IP per SerDes ad alta velocità e DDR a bassa latenza, con testchip previsti in fase di tape out a partire dal quarto trimestre di quest’anno. Questi prodotti rappresentano i primi elementi di un portafoglio completo di soluzioni da 7nm ottimizzate dal punto di vista applicativo sviluppate da Cadence.

Questi i punti più significativi del progetto FinFET da 7nm:

• I tool digitali, di signoff e custom/analog di Cadence certificati e abilitati con PDK per il DRM 7nm e i modelli SPICE più recenti
• TSMC e Cadence indirizzano i requisiti di progettazione custom e mixed-signal a nodi di processo avanzati mettendo a disposizione un Custom Design Reference Flow a 7nm
• Il flusso Cadence di caratterizzazione di librerie a 7nm consente accurati signoff delle varianti di processo per applicazioni a tensione ultra-bassa
• IP Cadence a 7nm di SerDes ad alta velocità e DDR a bassa latenza rilasciate per i clienti

www.cadence.com