Tempi di compilazione più rapidi per le FPGA di Altera

Altera ha annunciato il rilascio della nuova versione di Quartus^® II, il software di sviluppo più avanzato – in termini di prestazioni e produttività – per la progettazione con FPGA. La versione 12.0 di Quartus II assicura agli utilizzatori ulteriori vantaggi a livello di prestazioni e produttività, come ad esempio tempi di compilazione quattro volte più veloci per progetti che utilizzano dispositivi realizzati in tecnologia da 28 nm. Tra gli altri aggiornamenti da segnalare l’ampliamento del supporto per i dispositivi da 28 nm, la migliore integrazione dei tool per l’integrazione di sistema Qsys e DSP Builder e l’aumento del numero di core IP (Intellectual property) a disposizione.
Un elenco completo delle caratteristiche e dei dispositivi supportati dalla versione 12.0 del software Quartus II sono disponibili all’indirizzo: www.altera.com/q2whatsnew.

Tempi di compilazione sempre più ridotti
Anche la nuova realease del software Quartus II assicura tempi di compilazione estremamente brevi, in modo da consentire ai clienti di focalizzare le risorse di progettazione sull’innovazione dei loro prodotti ottimizzando nel contempo la produttività. Questa nuova versione permette agli utenti degli FPGA della serie Stratix^® V di beneficiare in media di una riduzione del 35% dei tempi di compilazione rispetto ai tempi richiesti dalla precedente release: per gli utilizzatori degli FPGA delle famiglie Cyclone^® V e Arria^® V la riduzione media dei tempi di compilazione è pari a circa il 25%.

Supporto ampliato per gli FPGA da 28 nm
Con la release 12.0 di Quartus II viene ampliato il supporto per gli FPGA in tecnologia da 28 nm, che ora comprende anche quello per i SoC FPGA di Altera che integrano un processore ARM^® Cortex™-A9 dual core di tipo hard. Gli utenti possono scegliere e iniziare lo sviluppo di un progetto con una vasta gamma di FPGA – a basso costo, di fascia media e di fascia alta – realizzati in tecnologia da 28 nm.
Tra i nuovi supporti disponibili si possono annoverare i seguenti:

• Supporto di programmazione per i dispositivi in produzione della serie Stratix V GX e Stratix V GS
  • 5SGXA7, 5SGXA4, 5SGXA3 e 5SGXA5
  • 5SGSD5 e 5SGSD4
• Supporto di programmazione per gli FPGA Stratix V GT
  • 5SGTC5
• Supporto per l’FPGA di più ampie dimensioni della serie Arria V GT FPGA
  • 5AGTD7 con pinout finale
• Supporto per gli FPGA Cyclone V
  • 5CEA7 e 5CGTD7
  • 5CEA9, 5CGXC9 e 5CGTD9
• Supporto di compilazione per il SOC FPGA Cyclone V SX
  • 5CSXFC6D6

Supporto dell’interfaccia AXI-3  per il tool di integrazione di sistema Qsys
Anche in questa release, Altera ha aggiunto il supporto per l’interfaccia ARM AMBA^® AXI™-3 nel proprio tool di integrazione di sistema Qsys, in modo da garantire all’utente la flessibilità necessaria per connettere core IP e sottosistemi IP basati su differenti interfacce standard. Qsys è il primo tool per l’integrazione di sistema per FPGA che sfrutta la tecnologia NoC (Network-on-a-Chip) per garantire un’interconnessione ad alte prestazioni. Questo tool semplifica lo sviluppo di sistema mediante l’integrazione di funzioni e sottosistemi IP utilizzando un approccio di tipo gerarchico. La più recente release include parecchie caratteristiche di semplice uso che permettono ai progettisti di sfruttare un livello di automazione ancora maggiore e semplificano il riutilizzo di un progetto. Ulteriori informazioni su Qsys sono disponibili all’indirizzo: www.altera.com/qsys.

Tra le altre caratteristiche della suite di progettazione Quartus II si possono annoverare:

• Nuovo supporto per l’elaborazione digitale dei segnali con DSP Builder v12.0 – Possibilità di comunicare con le memorie DDR di MATLAB attraverso System Console e utilizzo di nuove funzioni in virgola mobile per migliorare la produttività in fase di progetto e garantire una maggiore efficienza nell’elaborazione DSP.
• Suite VIP (Video and Image Processing) migliorata e IP di interfaccia video – Semplifica lo sviluppo di applicazioni di elaborazione video attraverso una funzione MegaCore Scaler II aggiornata con algoritmo di adattamento dei bordi (edge-adaptive) e nuovi core IP Video Monitor e Trace System che utilizzano l’interfaccia Avalon-Streaming (Avalon-ST).
• Progetto e verifica dei transceiver migliorata – L’aggiornamento del toolkit per transceiver garantisce il supporto degli FPGA della serie Arria V e di transceiver operanti a velocità più elevata (fino a 14,1 Gbps) negli FPGA Stratix V.

Ulteriori informazioni sulle caratteristiche della versione 12.0 del software Quartus II sono disponibili all’indirizzo: www.altera.com/q2whatsnew.

“Dalla pianificazione del progetto alla compilazione fino alla fase di implementazione – ha detto Vince Hu, vice president product & corporate marketing di Altera – con il software Quartus II siamo in grado di semplificare il processo di design. Con la nuova versione 12.0, gli utenti possono sfruttare i vantaggi derivati dai tempi di compilazione ancora più brevi e dall’ampliamento del supporto a un numero maggiore di dispositivi per rispondere adeguatamente alla richiesta di prestazioni e produttività sempre maggiori, in particolar modo per quei progetti che prevedono l’uso di dispositivi in tecnologia da 28 nm”.
Sia la Subscription Edition sia la versione gratuita Web Edition della release 12.0 del software  Quartus II sono già disponibili per il download.

Informazioni sul Software Quartus II
Il software Quartus II di Altera permette di incrementare sensibilmente la produttività dei progettisti che utilizzano FPGA mettendo a disposizione una suite di design completa che comprende tool e funzionalità avanzate. L’ambiente di design consente ai progettisti che utilizzano FPGA di soddisfare vincoli particolarmente stringenti per quel che riguarda il time to market grazie alla possibilità di utilizzare algoritmi di sintesi e di piazzamento e sbroglio (place-and-route) ad alte prestazioni, tool per l’integrazione di sistema e progettazione DSP avanzati, oltre a un ampio portafoglio di core IP pre-verificati. Questa suite di sviluppo copre tutti gli aspetti del processo di progettazione con FPGA, dal design entry al timing closure alla verifica.
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