Negli ultimi decenni i chip elettronici hanno registrato una crescita esponenziale della capacità di calcolo. La Legge di Moore, formulata nel 1965, descriveva il raddoppio del numero di transistor circa ogni due anni. Questo andamento ha sostenuto per decenni l’aumento delle prestazioni dei microprocessori.
Parallelamente, l’architettura di von Neumann ha rappresentato il modello dominante. Tuttavia, i moderni carichi di lavoro, in particolare quelli legati all’intelligenza artificiale, hanno evidenziato limiti strutturali e fisici sempre più evidenti. Di questo parliamo nell’articolo pubblicato sul numero 289 di Elettronica In.
I limiti della miniaturizzazione del silicio
La progressiva riduzione delle dimensioni dei transistor ha portato i dispositivi a pochi nanometri di scala. Oggi le geometrie più avanzate si collocano tra 2 e 3 nm. Tuttavia, effetti come il tunneling quantistico rendono difficile spegnere completamente il transistor e aumentano le correnti di perdita.
Inoltre, la legge di Dennard non è più valida. Riducendo ulteriormente la geometria, i chip generano troppo calore per unità di potenza. Di conseguenza, la dissipazione diventa un problema critico.
Anche l’aspetto economico incide in modo significativo. Una nuova fabbrica per tecnologie avanzate può superare i 10 miliardi di dollari. Secondo la cosiddetta seconda legge di Moore, il costo di uno stabilimento raddoppia ogni quattro anni. Solo poche aziende possono sostenere questi investimenti.
Parallelismo e acceleratori per l’IA
Per mantenere la crescita delle prestazioni, l’industria ha puntato su parallelismo e specializzazione hardware. I processori multicore integrano decine o centinaia di nuclei che lavorano in parallelo.
Successivamente, le GPU hanno introdotto migliaia di core specializzati nel calcolo vettoriale e matriciale. La NVIDIA H100, basata su architettura Hopper, integra 80 miliardi di transistor e supera i 500 teraflop in FP16, raggiungendo circa 1 exaflop in FP8.
In parallelo, Google ha sviluppato le TPU, ASIC ottimizzati per il deep learning. Una configurazione TPU v4 Pod composta da 4096 chip raggiunge circa 9 exaflop teorici aggregati. Queste infrastrutture consentono l’addestramento di modelli di IA estremamente complessi.
Soluzioni ancora più estreme includono il Wafer-Scale Engine 2 di Cerebras. Questo chip occupa un intero wafer da circa 46.000 mm², integra 2,6 trilioni di transistor e 850.000 core dedicati all’IA, con un consumo di 15 kW.
Architetture emergenti oltre il transistor tradizionale
Oltre alle architetture convenzionali, la ricerca esplora paradigmi radicalmente diversi. Il calcolo quantistico utilizza qubit basati su sovrapposizione ed entanglement. Un sistema con 100 qubit può codificare 2¹⁰⁰ valori contemporaneamente. Esistono già prototipi con decine o centinaia di qubit, sebbene siano ancora soggetti a errori e decoerenza.
Il calcolo neuromorfico si ispira al cervello umano. Chip come TrueNorth di IBM e Loihi di Intel simulano milioni di neuroni in tempo reale con consumi di pochi watt. Queste architetture riducono i trasferimenti tra memoria e calcolo e lavorano in modalità event-driven.
Il calcolo fotonico utilizza la luce per trasportare ed elaborare informazioni. Prototipi sviluppati dal MIT eseguono operazioni fondamentali di reti neurali convoluzionali con densità di potenza molto inferiori rispetto ai chip elettronici tradizionali.
Integrazione avanzata e nuove strategie di assemblaggio
Infine, l’industria adotta tecniche di integrazione innovative. Il 3D stacking impila più strati di circuiti, aumentando la densità per area. I chiplet suddividono la logica in più die interconnessi nello stesso package, migliorando flessibilità e prestazioni.
La wafer-scale integration, come nel caso di Cerebras, utilizza l’intero wafer come singolo chip. Questo approccio punta ad aumentare la scala fisica per superare i limiti di densità superficiale.
Oggi il progresso del calcolo non dipende più solo dalla miniaturizzazione. L’ecosistema tecnologico integra soluzioni parallele, specializzate e radicalmente nuove per sostenere l’evoluzione dell’intelligenza artificiale e delle applicazioni avanzate.
